Verilog语法: 必须掌握的User-defined primitives (UDPs)

1、UDP的使用场景 User-defined primitives (UDPs) 翻译过来就是用户自定义原语，常常用于构建组合逻辑模型和时序逻辑模型。我们编写Verilo代码时，定义寄存器使用的是reg 和always@(*clk*)，运行VCS RTL仿真时，VCS能够识别此类信号是寄存器，能够模拟其行为模型。然而在使用VCS进行网表仿真时，此时网表中寄存器名称是这样的SDFF*_XXXX，其中SDFF_XXXX是每个寄存器类型对应的标准Cell的名称。SDFF_XXXX是每个Fab厂家独有的名称，且在Verilog规范中并没有相关术语，那么VCS等EDA仿真工具是如何识别并且模拟其器件行为的呢？实际上进行网表仿真时，EDA工具会读取对应SDFF_XXXX的UDPs模型，从而进行SDFF_XXXX的行为模拟。    2、UDPs的语法说明 2.1. 2种类型  UDPs的分为combinational UDP（组合逻辑）和 sequential UDP（时序逻辑）。combinational UDP用于构建组合逻辑模型，常见有mux模块.seq ………………………………