大牛解析，FPGA门控时钟原理技术

门控时钟的设计初衷是实现FPGA的低功耗设计，本文从什么是门控时钟、门控时钟实现低功耗的原理、推荐的FPGA门控时钟实现这三个角度来分析门控时钟。一、什么是门控时钟门控时钟技术(gating clock) 是通过在时钟路径上增加逻辑门对时钟进行控制，使电路的部分逻辑在不需要工作时停止时钟树的翻转，而并不影响原本的逻辑状态。在ASIC和FPGA设计中都存在门控时钟的概念(前者应用更广)。典型的门控时钟逻辑如下图所示：二、门控时钟降低功耗的原理1. FPGA功耗分类静态功耗：静态功耗又叫泄漏功耗，它是指电路处于等待或不激活状态时-泄漏电流所产生的功耗。通常由FPGA制造工艺的优化而提升。同一代的FPGA产品中，也有专门的低功耗版本(譬如Intel开发的Cyclone10 GX与Cy ………………………………